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UVMのTLMとは？(3) put_portとput_export

Simulation, UVM

第2回～第4回では、UVMにおける、TLMによるコンポーネント間の通信の例を示します。今回は、put_port/put_exportを使用した例を示します。TLMの解説は、第1回 解説編をご覧ください。

関連記事

UVMのTLMとは？(1) 解説編
https://www.fpgaland.tech/tlm_of_uvm
今回は、UVM (Universal Verification Methodology) のコンポーネント（機能ブロック）間の通信で使われる、TLMについて説明します。TLMTLMは、Transaction Level Modelingの略です。TLM、回路記述で使われるシグナルレベルよりも高位の記述法です。「高位...

なお、ソースコードはGitHubに公開しています。

目次

トランザクション

トランザクションはuvm_sequence_itemを継承して作成します。第1回 解説編 の記事で解説したものと同じものを使います。

(1) simple_transaction.sv

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class simple_transaction extends uvm_sequence_item;
rand bit[7:0] data_e;
rand bit[7:0] data_o;
 
constraint CE { data_e[0] == 1'b0; }    // Even number
constraint CO { data_o[0] == 1'b1; }    // Odd number
 
`uvm_object_utils_begin(simple_transaction)
    `uvm_field_int(data_e, UVM_DEFAULT)
    `uvm_field_int(data_o, UVM_DEFAULT)
`uvm_component_utils_end
 
function new (string name = "simple_transaction");
    super.new(name);
endfunction
 
endclass

コンポーネント

UVMのコンポーネントは3個です。

  • put_producer: TLM portを持ちます。put( )を呼び出し、トランザクションをPutする動作を発生させます
  • put_consumer: TLM exportを持ちます。トランザクションがput( )された時の動作を定義しておきます
  • put_parent: put_producerのTLM portとput_consumerのTLM exportを接続します
図1 put_port/put_export

(2) put_producer.sv

uvm_blocking_put_port#(T)により、put_portを定義します。トランザクションを生成、randomizeした後、put_port.put( )を呼び、Put動作を発生させます。19行目です。

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class put_producer extends uvm_component;
    uvm_blocking_put_port #(simple_transaction) put_port;
    `uvm_component_utils(put_producer)
    function new(string name, uvm_component parent);
        super.new(name, parent);
        put_port = new("put_port", this);
    endfunction
    task run_phase(uvm_phase phase);
        simple_transaction data;
        for (int i = 0; i < 5; i++) begin
            `uvm_info("PRODUCER",
                $sformatf("Producing data... i = %d", i),
                UVM_LOW)
            data = simple_transaction::type_id::create("data");
            assert (data.randomize());
            `uvm_info("PRODUCER", 
                $sformatf("Put: data_e = %d, data_o = %d", data.data_e, data.data_o),
                UVM_LOW)
            put_port.put(data);             // Initiate putting a transaction
        end
    endtask
endclass

(3) put_consumer.sv

uvm_blocking_put_imp#(T, IMP)により、put_exportを定義します。task put( )の動作を定義します。この例での”動作”は、単に受け取ったトランザクションの内容をプリント（`uvm_info）するだけです。

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class put_consumer extends uvm_component;
    uvm_blocking_put_imp #(simple_transaction, put_consumer) put_export;
 
    `uvm_component_utils(put_consumer)
 
    function new(string name, uvm_component parent);
        super.new(name, parent);
        put_export = new("put_export", this);
    endfunction
 
    task put(simple_transaction data);       // Define behavior of put()
        `uvm_info("CONSUMER",                // Just print received data
            $sformatf("Got: data_e = %d, data_o = %d", data.data_e, data.data_o),
            UVM_LOW)
    endtask
 
endclass

(4) put_parent.sv

build_phaseでput_producerとput_consumerをインスタンスし、connect_phaseでput_portとput_exportを接続します。22行目です。

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class put_parent extends uvm_component;
    put_producer producer;
    put_consumer consumer;
 
    `uvm_component_utils(put_parent)
 
    function new(string name, uvm_component parent);
        super.new(name, parent);
    endfunction
 
    function void build_phase(uvm_phase phase);
        super.build_phase(phase);
 
        producer = put_producer::type_id::create("producer", this);
        consumer = put_consumer::type_id::create("consumer", this);
 
    endfunction
 
    function void connect_phase(uvm_phase phase);
        super.connect_phase(phase);
 
        producer.put_port.connect(consumer.put_export);
    endfunction
 
endclass

パッケージ

(5) pkg.sv

作成したすべてのclassをpackageにしておきます。次のtop.svのように、importして使うことで、すっきりした記述になります。

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package pkg;
    `include "uvm_macros.svh"
    import uvm_pkg::*;
 
    /* Include transactions */
    `include "simple_transaction.sv"
 
    /* Include classes */
    `include "put_producer.sv"
    `include "put_consumer.sv"
    `include "put_parent.sv"
 
endpackage

トップモジュール

(6) top.sv

put_parentのインスタンスを生成し、run_testします。

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`include "uvm_macros.svh"
`include "pkg.sv"
 
module top();
import uvm_pkg::*;
import pkg::*;
 
put_parent parent;
 
initial begin
    `uvm_info("INFO", "get port test", UVM_LOW)
 
    parent = put_parent::type_id::create("parent", null);
 
    run_test();
end
endmodule

実行

Vivado Simulatorで動作します。実行の手順こちらの記事をご覧ください。QuestaとModelSimで行うためには有料版が必要です。randomize( )機能は有料版でないと使えないようです。

結果

Printされた内容はTcl Consoleに出力されます。put_pruducerがput( )したトランザクションを、put_consumerがちゃんと受け取り、Printしていることが確認できます。

UVM_INFO C:/sim_1/put_producer.sv(21) @ 0: parent.producer [PRODUCER] Producing data… i = 0
UVM_INFO C:/sim_1/put_producer.sv(28) @ 0: parent.producer [PRODUCER] Put: data_e = 248, data_o = 223
UVM_INFO C:/sim_1/put_consumer.sv(18) @ 0: parent.consumer [CONSUMER] Got: data_e = 248, data_o = 223
UVM_INFO C:/sim_1/put_producer.sv(21) @ 0: parent.producer [PRODUCER] Producing data… i = 1
UVM_INFO C:/sim_1/put_producer.sv(28) @ 0: parent.producer [PRODUCER] Put: data_e = 170, data_o = 145
UVM_INFO C:/sim_1/put_consumer.sv(18) @ 0: parent.consumer [CONSUMER] Got: data_e = 170, data_o = 145
UVM_INFO C:/sim_1/put_producer.sv(21) @ 0: parent.producer [PRODUCER] Producing data… i = 2
UVM_INFO C:/sim_1/put_producer.sv(28) @ 0: parent.producer [PRODUCER] Put: data_e = 114, data_o = 119
UVM_INFO C:/sim_1/put_consumer.sv(18) @ 0: parent.consumer [CONSUMER] Got: data_e = 114, data_o = 119

…略…

まとめ

今回は、put_port/put_exportの使用例を示しました。ポートの生成、put( )メソッドの定義、ポートの接続については、参考にしていただけると思います。

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ジーノ。大手電機メーカーで、基板設計の全般と、FPGAの設計に従事した経験を活かし、FPGAについて情報発信中。
RTL設計、シミュレーション、タイミング・クロージャ、FPGAまわりのハードウェア開発まで、幅広く取り扱っております。

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