ステートマシンのデッドロックを体験！

2023年1月28日 FPGA Basics, Timing Closure

「時々FPGAが動かない！」という再現性の低い不具合に遭遇したことはありませんでしょうか？原因の１つとして、ステート・マシン（Finite State Machine, FSM）のデッドロック（Deadlock）が考えられます。

今回は、実際にステートマシンがデッドロックする回路を作成し、デッドロックを体験してみたいと思います。

なお、ソースコードはGitHubに公開しています。DIGILENT ARTY S7ボードに実装することで、実際に試すことができます。

この記事のまとめ

ステート・マシンのリセット入力が非同期だと、デッドロックする
このデッドロックは再現性が低いため、解析が困難
ステート・マシンのリセット入力は、クロック同期にし、リカバリー・リムーバルを満足させる必要がある

デッドロックする回路の仕様

図1のように12個のステートを持つステート・マシンを作成しました。

FSM_RST（非同期リセット入力）がアサートされるとステートは JANUARY になる
j2f_trgがHighになると、ステートは JANUARY → FEBRUARY と遷移する。今回の実験では、j2f_trgは常にHighなので、FSM_RSTリセット解除して1クロック後に JANUARY → FEBRUARY と遷移する
以降は TRG 入力の立ち上がりエッジを検出するとステートが遷移する

回路のブロック図を図2に示します。

ONE_YEARステート・マシンを2個インスタンス。一方は11MHz, もう一方は153MHzで動作させる
ステート・マシンのステートにより、フルカラーLEDの色を変える。色の対応は図1の通り
ステート・マシンの非同期リセット入力 FSM_RST は基板上のボタンBTN0に直結（赤色のネット）

この回路では、ステート・マシンが動作していればリセット解除直後（1クロック後）にLEDが赤になります。リセット解除でデッドロックすれば、赤以外になるはずです。

ONE_YEARステート・マシンのコードは下記のようになります。FSM_RSTは「非同期リセット」と呼ばれるリセット入力です。今回の回路では、非同期リセット入力が本当に非同期になっています。人の指で操作するので、11MHzや153MHzに同期することは不可能です。

/* State machine */
always @ (posedge CLK or posedge FSM_RST) begin
    if (FSM_RST) begin
        current_state   <=  JANUARY;
    end else begin
        current_state   <=  next_state;
    end
end
always @ (current_state or j2f_trg or trg_redg) begin
    case (current_state)
        JANUARY     : begin
                if (j2f_trg == 1'b1)
                    next_state  <=  FEBRUARY;     /* Transition immediately to check if the FSM works */
                else
                    next_state  <=  current_state;
            end
        FEBRUARY    : begin
                if (trg_redg == 1'b1)
                    next_state  <=  MARCH;
                else
                    next_state  <=  current_state;
            end
  ...
  ...
        default     : 
            next_state  <=  JANUARY;
    endcase
end

ステート・マシンの非同期リセット入力を、本当に非同期にしてはいけないという内容を下記の記事で解説しました。本来は、ステート・マシンの非同期リセット入力は、ステート・マシンのクロックに同期させ、リカバリー・リムーバルを満足する必要があります。

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タイミング・レポートに不具合の兆候

図3, 4にタイミング・レポートを示します。ステート・マシンはワン・ホット方式でエンコードされており、12個のフリップ・フロップになっています。

FPGAの入力ポートRST_BTNからフリップ・フロップのリセット入力までの遅延に注目してください。遅延の値が12個のフリップ・フロップで異なっています。つまり、各フリップ・フロップは同時にリセット解除されないということです。クロックのエッジのタイミングと、リセット解除のタイミングの関係が絶妙だと、イリーガルス・テートになります。イリーガル・ステートになると、デッドロックします。